【基于FPGA的图像处理工程】

(资料图片)

—边缘检测工程：伽马矫正模块代码解析

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本模块的功能是，接收输入的像素数据，进行伽马校正之后输出。

一、设计架构

1、架构图

下图为本模块的架构图。

上图所示，输入的像素数据din是由R、G、B三部分组成，经过数据分解电路将其分开，其中din[15：11]表示R的值，赋值给din_r；din[10：5]表示G的值，赋值给din_g；din[4：0]表示B的值，赋值给din_b。三个RAM中存储的是像素的颜色数据对应的伽马矫正之后的数据，din_r、din_g、din_b分别作为ram_r、ram_g、ram_b的地址，对应的输出dout_r、dout_g、dout_b即是伽马校正之后的颜色数据，将三个数据经过数据拼接电路重新按照R、G、B的顺序拼接起来得到的dout，就是对应输入的像素数据伽马校正之后的数据。

2、RAM

上图为RAM的地址“address”与输出“q”的关系，在RAM中，一个地址就对应一个数据，假设地址0对应的数据是0、地址1对应数据是1、地址2对应数据是2，这样以此类推，然而在实际输出的时候可以发现，输入相应的地址后，“q”是在下一个时钟周期的时候输出对应的值，也就是输入经过ram之后会有一个时钟的延时。那么为了实现dout_vld、dout_sop、dout_eop等指示信号的作用，输入的din_vld、din_sop、din_eop就要经过时序逻辑延时一个时钟才能赋值给输出的对应的信号。

二、信号的意义

三、参考代码

下面展出本模块的设计源代码：

module   mdyGamma(

clk       ,

rst_n     ,

din       ,

din_sop   ,

din_eop   ,

din_vld   ,

dout      ,

dout_sop  ,

dout_eop  ,

dout_vld   

);

input         clk         ;

input         rst_n       ;

input [15:0]  din         ;

input         din_sop     ;

input         din_eop     ;

input         din_vld     ;

output[15:0]  dout        ;

output        dout_sop    ;

output        dout_eop    ;

output        dout_vld    ;

wire   [4:0]  din_r       ;

wire   [5:0]  din_g       ;

wire   [4:0]  din_b       ;

wire   [5:0]  dout_r      ;

wire   [6:0]  dout_g      ;

wire   [5:0]  dout_b      ;

reg    [4:0]  dout_r_ff0  ;

reg    [4:0]  dout_r_ff1  ;

reg    [5:0]  dout_g_ff0  ;

reg    [5:0]  dout_g_ff1  ;

reg    [4:0]  dout_b_ff0  ;

reg    [4:0]  dout_b_ff1  ;

reg           dout_vld_ff0;

reg           dout_sop_ff0;

reg           dout_eop_ff0;

reg           dout_vld    ;

reg           dout_sop    ;

reg           dout_eop    ;

assign din_r = din[15:11];

assign din_g = din[10:5];

assign din_b = din[4:0];

ram_r u_ram_r(

.clock     (clk),

.address   ({1'b0,din_r}),

.q         (dout_r)

);

ram_g u_ram_g(

.clock     (clk),

.address   ({1'b0,din_g}),

.q         (dout_g)

);

ram_b u_ram_b(

.clock     (clk),

.address   ({1'b0,din_b}),

.q         (dout_b)

);

assign dout = {dout_r[4:0],dout_g[5:0],dout_b[4:0]};

always  @(posedge clk or negedge rst_n)begin

if(rst_n==1'b0)begin

dout_vld_ff0 <= 0;

dout_vld     <= 0;

dout_sop_ff0 <= 0;

dout_sop     <= 0;

dout_eop_ff0 <= 0;

dout_eop     <= 0;

end

else begin

dout_vld     <= din_vld;

dout_sop     <= din_sop;

dout_eop     <= din_eop;

end

end

endmodule

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